Эволюция транзисторных архитектур чипов и переход к обратной подаче питания

Страницы:  1

Ответить  torlab.net » Новости IT-мира » Habr
 

Professor Seleznov
Физические ограничения технологии FinFET на суб-3-нанометровых рубежах
На протяжении более чем десятилетия архитектура транзисторов с вертикальным затвором (Fin Field-Effect Transistor, FinFET) служила главным технологическим фундаментом микроэлектроники. Внедренная на узле 22 нм в 2011 году, она позволила преодолеть ограничения классических планарных транзисторов за счет трехстороннего охвата вертикального кремниевого плавника металлическим затвором. Однако физическое масштабирование кремниевых структур ниже технологической границы 3 нм выявило фундаментальные ограничения геометрии FinFET.
При уменьшении размеров транзистора плавники становятся слишком тонкими и высокими. Это приводит к потере эффективного электростатического контроля затвора над нижней частью канала, прилегающей к подложке. Электрическое поле стока начинает проникать глубоко в канал, вызывая нежелательный эффект снижения потенциального барьера, индуцированный стоком (Drain-Induced Barrier Lowering, DIBL). Следствием становится возникновение "сквозного прокола" (punch-through) - паразитного пути протекания тока в объеме плавника под затвором, из-за чего транзистор невозможно полностью закрыть.
Дополнительную деградацию характеристик вызывают квантово-механическое туннелирование электронов через ультратонкие диэлектрики затвора толщиной менее 1.5 нм и рост токов утечки стока, индуцированных затвором (Gate-Induced Drain Leakage, GIDL). Показатель подпорожкового наклона (Subthreshold Swing, SS), описывающий способность транзистора эффективно переключаться между состояниями "включено" и "выключено", ухудшается со стандартных 60-70 мВ/декаду до критических 80-100 мВ/декаду. В результате статическое энергопотребление растет экспоненциально, а непроизводительный нагрев кристалла ограничивает рост тактовых частот, создавая непреодолимый тепловой барьер.
Для сохранения контроля над потенциалом канала на наноуровне ведущие производители перешли к архитектуре кольцевого затвора (Gate-All-Around, GAA). Концепция GAAFET базируется на расщеплении единого кремниевого плавника на вертикальную стопку изолированных горизонтальных нанолистов (nanosheets) или нанолент (nanoribbons), полностью окруженных затвором по всему периметру на 360°. Это полностью устраняет паразитные пути утечки в подложку и минимизирует короткоканальные эффекты.
Изготовление стопки нанолистов требует прецизионной селективной эпитаксии чередующихся слоев кремния (
pic
) и кремний-германия (
pic
) с последующим высокоселективным химическим травлением слоев
pic
для высвобождения кремниевых каналов. На передовых технологических узлах селективность травления
pic
-к-
pic
должна превышать соотношение
pic
, что критически важно для предотвращения геометрической деформации тончайших каналов. Кроме того, для снижения паразитных емкостей между затвором и областями истока-стока внедряются низкосиликатные диэлектрические внутренние проставки (low-k inner spacers).
Практическая реализация GAA-архитектур: MBCFET, RibbonFET и гибридные структуры
Ведущие контрактные производители полупроводников выбрали различные подходы к интеграции и оптимизации GAA-архитектур, балансируя между технологическим риском и потенциалом масштабирования.
Технология MBCFET (Samsung Electronics)
Samsung Electronics стала первым в мире производителем, внедрившим GAA на коммерческом узле 3 нм в июне 2022 года под маркой MBCFET (Multi-Bridge-Channel FET). Архитектура MBCFET использует относительно широкие нанолисты, что увеличивает площадь эффективного контакта затвора с каналом. По сравнению с 7-нанометровым узлом FinFET первая итерация MBCFET обеспечила уменьшение занимаемой площади кристалла на 45%, снижение энергопотребления на
pic
и одновременный рост производительности на 35%. Накопленный опыт позволил Samsung оптимизировать структуру внутренних проставок и геометрию каналов на технологическом узле 2 нм (SF2), обеспечив существенный выигрыш в энергоэффективности для мобильных процессоров нового поколения.
Технология RibbonFET (Intel)
Внедренная на узле Intel 18A архитектура RibbonFET использует стопку горизонтальных нанолент, ширина которых непрерывно масштабируется с помощью литографии в глубоком ультрафиолете (EUV) на длине волны 13.5 нм. Intel реализует симметричную вертикальную интеграцию как для NMOS, так и для PMOS транзисторов, формируя основу для будущего перехода на комплементарные транзисторы (CFET), где приборы разного типа проводимости будут размещаться непосредственно друг над другом. Для повышения стабильности работы ячеек SRAM Intel применяет непрерывную модуляцию ширины нанолент, что устраняет необходимость во вспомогательных цепях коррекции чтения (read-assist).
Гибридная архитектура N2 (TSMC)
В отличие от конкурентов, компания TSMC выбрала более консервативную гибридную стратегию для своего стартового 2-нанометрового узла N2 с целью минимизации производственных рисков и сохранения высокого выхода годных кристаллов. В логических блоках и ячейках статической памяти (SRAM) транзисторы GAA наноструктурного типа применяются селективно.
В стандартной ячейке 6T-SRAM каналы GAA используются только в NMOS-транзисторах (стробирующих и нагрузочных, составляющих 4 из 6 транзисторов ячейки), в то время как PMOS-транзисторы сохраняют классическую геометрию FinFET. Максимальная ширина нанолистов строго ограничена суммой ширины плавника и межплавникового расстояния предыдущего шага проектирования. Это позволяет использовать устоявшуюся координатную сетку FinFET без радикальной перестройки библиотек проектирования.
Технологический параметр Intel RibbonFET (18A) TSMC N2 (GAA) Samsung MBCFET (SF2)
Геометрия канала Наноленты с непрерывной регулировкой ширины через EUV (13.5 нм). Нанолисты с фиксированной шириной, привязанной к шагу FinFET. Широкие горизонтальные нанолисты (мостики) регулируемой ширины.
Реализация PMOS GAA-архитектура нанолент для всех типов транзисторов логики. Традиционная геометрия FinFET для PMOS в ячейках SRAM. Полная GAA-архитектура нанолистов для NMOS и PMOS.
Архитектура SRAM Полностью вертикально ориентированные 3D-ячейки. Плоская компоновка с замещением нанолистами только в NMOS-регионах. Плоская компоновка с наноструктурными каналами.
Метод масштабирования силы тока Плавное изменение ширины нанолент. Дискретное изменение количества каналов в вертикальном стеке. Изменение ширины нанолистов в процессе эпитаксии слоев.
Интеграция CFET в патентах Патенты на 3D-регистры и 3T eDRAM ячейки со стекированием (2024). Отсутствует в патентах узла N2 (перенесено на будущие Angstrom-семейства). Разрабатываются прототипы 3D-стекированных транзисторов (3DSFET).

Технология обратной подачи питания (BSPDN) как решение проблемы "металлического тупика"
Исторически подача электропитания и передача информационных сигналов осуществлялись исключительно с лицевой стороны кремниевой пластины. С уменьшением размеров транзисторов и ростом их плотности эта схема привела к формированию узкого места в слоях металлизации BEOL (Back-End-of-Line). Сигнальные и силовые линии вынуждены делить ограниченное пространство верхних металлических слоев.
Поскольку ток питания должен пройти сверху вниз через 15 и более уровней металлизации со сверхтонкими проводниками и межслойными переходами с высоким сопротивлением, возникает существенное падение напряжения (IR-drop), достигающее 7-10% от номинала. Это снижает частотный потенциал транзисторов и порождает паразитный нагрев проводников.
Сеть обратной подачи питания (Backside Power Delivery Network, BSPDN) радикально решает эту проблему за счет пространственного разделения сигнальных трактов и цепей питания по разные стороны кремниевой подложки. Все силовые шины переносятся на обратную (тыльную) сторону полупроводникового кристалла, оставляя лицевую сторону исключительно под сигнальные межсоединения. 
Традиционная структура (FSPDN)             Обратная подача питания (BSPDN)
┌───────────────────────────┐                ┌───────────────────────────┐
│     Верхние слои BEOL     │                │ Слои сигнальной BEOL      │
│ (Сигналы + Шины питания)  │                │    (Только сигналы)       │
├───────────────────────────┤                ├───────────────────────────┤
│ Активный слой транзисторов│                │ Активный слой транзисторов│
├───────────────────────────┤                ├───────────────────────────┤
│    Кремниевая подложка    │                │ Утонченная подложка + nTSV│
└───────────────────────────┘                ├───────────────────────────┤
                                             │ Слои тыловой силовой PDN  │
                                             │    (Только питание)       │
                                             └───────────────────────────┘
Перенос силовой распределительной сети на обратную сторону кристалла обеспечивает ряд важных преимуществ:
  • Снижение падения напряжения до <1%: Силовые проводники на обратной стороне не ограничены жесткими литографическими рамками лицевой стороны, что позволяет делать их значительно шире, толще и с меньшим удельным сопротивлением.
  • Увеличение плотности логических ячеек на 15-30%: Устранение силовых цепей и крупных контактов питания затворов с лицевой стороны позволяет уменьшить шаг размещения стандартных ячеек и довести коэффициент полезного использования площади кремния до 90% и более.
  • Повышение тактовой частоты на 4-6%: За счет снижения паразитных наводок от силовых линий и уменьшения емкости затворов сигналы распространяются быстрее при том же уровне энергопотребления.
Технологические варианты реализации BSPDN
В зависимости от выбранной архитектуры сопряжения тыловой сети питания с активным слоем транзисторов выделяют два ключевых метода:
  • Использование наноразмерных сквозных переходов (nTSV): Этот метод лежит в основе технологии PowerVia от компании Intel. На первом этапе транзисторы изготавливаются на лицевой стороне пластины. Затем пластина переворачивается, приклеивается к несущей подложке и истончается с тыльной стороны. После этого с тыльной стороны протравливаются глубокие узкие отверстия диаметром 100-500 нм и глубиной до 1-2 мкм (nTSV), которые заполняются металлом (вольфрамом или рутением) и опускаются непосредственно на скрытые шины питания (Buried Power Rails, BPR), проложенные параллельно транзисторным ячейкам. Метод характеризуется умеренной сложностью совмещения литографических масок, но накладывает ограничения на геометрию BPR.
  • Прямой контакт с обратной стороны (Direct Backside Contact): Этот метод выбран TSMC для технологии Super Power Rail (SPR) на узле A16. В данной схеме скрытые шины питания отсутствуют. Силовая сеть обратной стороны подключается непосредственно к эпитаксиальным областям истока и стока транзисторов через тончайшие сквозные контакты без промежуточных звеньев. Этот подход минимизирует паразитное сопротивление контактов, но требует экстремальной точности позиционирования литографических систем при совмещении лицевой и тыльной сторон пластины.
Технический параметр Сквозные переходы к BPR (Intel PowerVia) Прямой тыловой контакт (TSMC Super Power Rail)
Метод электрического контакта nTSV контактирует со скрытой шиной питания (BPR), проложенной на уровне транзисторов. Непосредственный контакт силовой шины с областями истока и стока GAA-транзисторов.
Диаметр вертикального перехода 100-500 нм для nTSV. Микроскопические прямые сквозные окна без использования промежуточных nTSV.
Падение напряжения (IR-drop) Снижение на 30% по сравнению с классической лицевой схемой подачи. Максимально возможное снижение за счет исключения промежуточных уровней проводников.
Увеличение плотности ячеек До 10% за счет освобождения трассировочных слоев на лицевой стороне. До 10-12% благодаря прямой силовой интеграции в ячейки без скрытых шин.

Технологические барьеры фабрикации и термодинамический вызов BSPDN
Реализация сетей обратной подачи питания требует внедрения прецизионных физико-химических процессов, граничащих с пределами точности современного технологического оборудования. Основными этапами формирования BSPDN являются:
  • Сборка пакета пластин путем молекулярного сращивания (fusion bonding) активной кремниевой пластины с транзисторами и вспомогательной кремниевой несущей пластины (carrier wafer) с использованием диэлектрика кремний-карбонитрида (
    pic
    ) при комнатной температуре с последующим отжигом при 250°C.
  • Экстремальное утонение активной пластины с тыльной стороны методами грубого шлифования, химико-механической планаризации (CMP) и селективного жидкостного/сухого травления до границы скрытого стоп-слоя кремний-германия (
    pic
    ). Толщина остаточного кремния над транзисторами составляет всего 5-10 мкм.
  • Литография совмещения лицевой и обратной сторон (through-Si alignment) с последующим травлением нанопереходов nTSV и заполнением их металлом.
Указанные этапы порождают серьезные проблемы, связанные с механическими напряжениями в кристаллической решетке кремния. Процессы жесткого утонения пластины и последующего осаждения толстых слоев металлов на тыльной стороне вызывают коробление кремниевого диска (warpage), особенно выраженное на краях пластины.
Разница в коэффициентах теплового расширения (КТР) металлических межсоединений (медь, рутений, вольфрам) и кремния приводит к деформации каналов транзисторов GAA, находящихся в непосредственной близости от силовых контактов. Эти напряжения изменяют подвижность электронов и дырок в кремнии, вызывая локальный дрейф пороговых напряжений транзисторов и снижая воспроизводимость параметров микросхем по площади пластины. 
Схема теплового барьера при обратной подаче питания (BSPDN)
┌─────────────────────────────────────────────────────────────┐
│ Лицевая сторона: сигнальные слои металлизации BEOL          │
│ (Низкая теплопроводность диэлектриков Low-k)                │
├─────────────────────────────────────────────────────────────┤
│ Активная зона: высокоплотные GAA-транзисторы                │ <── Источник тепла
├─────────────────────────────────────────────────────────────┤
│ Истонченная кремниевая подложка (5-10 мкм)                  │ <── Потеря латерального растекания тепла
├─────────────────────────────────────────────────────────────┤
│ Тыловая сторона: слои силовой металлизации BSPDN            │
├─────────────────────────────────────────────────────────────┤
│ Клеевой шов (bonding dielectric) со вспомогательной платой  │ <── Высокое термическое сопротивление
└─────────────────────────────────────────────────────────────┘
Вторым критическим барьером является резкое ухудшение теплового режима работы кристалла. В классической схеме с лицевым питанием (FSPDN) транзисторы располагаются непосредственно на массивной кремниевой подложке стандартной толщины (~ 700 мкм), которая обладает высокой теплопроводностью (около 50% от теплопроводности чистой меди). Подложка эффективно распределяет тепловые всплески в горизонтальном направлении (латеральное теплорастекание), отводя более 90% тепла на обратную сторону кристалла к системе охлаждения.
В архитектуре BSPDN теплоотводящий кремниевый массив удаляется. Активные GAA-транзисторы оказываются зажаты между тонкими слоями лицевой сигнальной металлизации и тыловым пакетом распределения питания. Все эти слои погружены в диэлектрические материалы с ультранизкой диэлектрической проницаемостью (ultra low-k) и чрезвычайно низким коэффициентом теплопроводности.
Более того, связующий полимерный шов (bonding dielectric), используемый для удержания несущей пластины, играет роль теплового изолятора. В результате тепловой поток не может эффективно рассеиваться в стороны. При постоянной нагрузке на транзисторную матрицу в сложных ИИ-процессорах и графических ускорителях (GPU) локальная температура в горячих точках (hotspots) может возрастать на величину до +50°C по сравнению с классической компоновкой при тех же рабочих токах.
Для преодоления термодинамического барьера производители вынуждены использовать технологические компенсации:
  • Повышение плотности вспомогательных медных контактов (dummy vias) в сигнальных слоях для создания дополнительных вертикальных путей отвода тепла к охладителю.
  • Использование специальных высокотеплопроводных клеевых диэлектриков для сборки пластин, в том числе с алмазным наполнением.
  • Обязательный переход на активные жидкостные системы охлаждения или интеграцию сквозных микроканалов для прокачки хладагента непосредственно внутри кремниевого кристалла.
Статус коммерциализации и дорожные карты ведущих игроков до 2029 года
Полупроводниковая индустрия перешла от лабораторных экспериментов к фазе активного коммерческого развертывания GAA и BSPDN в серийных продуктах, ориентированных на ИИ-ускорители, суперкомпьютеры и высокопроизводительные мобильные процессоры.
Дорожная карта Intel: ставка на опережение с техпроцессом 18A
В рамках масштабного стратегического плана Intel полностью отказалась от коммерческого внедрения промежуточного узла 20A. Все инженерные ресурсы были оперативно перенаправлены на доработку более совершенного коммерческого узла 18A. Отмена запуска 20A на массовом рынке позволила компании сэкономить около 500 млн капитальных затрат и избежать расходов на развертывание дублирующего сборочного оборудования.
В январе 2026 года Intel официально объявила о выходе техпроцесса 18A в стадию массового серийного производства (High-Volume Manufacturing, HVM) на заводе Fab 52 в Аризоне. Первым серийным продуктом на базе транзисторов RibbonFET и системы обратного питания PowerVia стало семейство потребительских процессоров Core Ultra Series 3 (микропроцессорная архитектура Panther Lake), поступившее в глобальный ритейл в конце января 2026 года.
Для снижения финансового риска при стартовом выходе годных кристаллов в районе 60% процессоры Panther Lake используют дезагрегированную чиплетную компоновку: только ключевой вычислительный кристалл (Compute Tile) с ядрами Cougar Cove и Darkmont изготавливается по передовой технологии 18A, тогда как графический чиплет (Xe3) и контроллер ввода-вывода (I/O) производятся на сторонних или более зрелых линиях.
Помимо собственных продуктов, Intel привлекла крупных якорных заказчиков: Microsoft и Amazon завершили проектирование собственных серверных чипов и ИИ-ускорителей под производство на мощностях Intel 18A. На июньской конференции VLSI Symposium 2026 Intel также представила оптимизированный узел 18A-P, предлагающий прирост частоты на 9% при сниженном до 0.75 В напряжении и улучшенной на 50% теплопроводности материалов затвора.
Дорожная карта TSMC: двухпутное разделение и "ангстремная эра"
Компания TSMC выбрала раздельный подход к масштабированию транзисторов и систем питания, чтобы минимизировать риски сбоев поставок для ключевых партнеров. Запущенный в массовое производство в четвертом квартале 2025 года базовый узел 2 нм (N2) использует нанолистовые транзисторы GAA, но сохраняет классическую схему подачи питания с лицевой стороны пластины. Стабильный выход годных пластин на уровне 65-75% позволил Apple полностью зарезервировать за собой более половины мощностей N2 под выпуск процессоров A20 Pro и M6 на 2026 год.
Для клиентов из мобильного сегмента, чувствительных к стоимости разработки, TSMC готовит на 2028 год узел N2U, который за счет оптимизации DTCO улучшит энергопотребление на 8-10% при сохранении полной совместимости с ранее разработанными блоками интеллектуальной собственности (IP) узла N2P.
Полноценная технология обратной подачи питания Super Power Rail (SPR) дебютирует у тайваньского производителя на узле класса 1.6 нм - A16. Запуск производственных линий A16 намечен на конец 2026 года с выходом первых коммерческих продуктов на рынок в 2027 году. Архитектура A16 ориентирована на сверхмощные ИИ-акселераторы (такие как Nvidia Feynman и AMD Instinct MI455X) со сверхплотной трассировкой сигналов и пиковым энергопотреблением плат до 1000 Вт.
В 2029 году эстафету примет узел A12 (1.2 нм), который объединит второе поколение нанолистовых GAA-транзисторов с дальнейшим масштабированием силовой сети обратной стороны. Важным аспектом стратегии TSMC до 2029 года является полный отказ от использования сверхдорогих литографических сканеров с высокой числовой апертурой (High-NA EUV) на узлах A16, A13 и A12, что позволит избежать резкого роста стоимости производства пластин.
Дорожная карта Samsung Foundry: лидерство в мобильной сфере и комплексные ИИ-решения
Опережающее внедрение архитектуры MBCFET на узле 3 нм в 2022 году позволило Samsung накопить критический массив телеметрии по поведению нанолистовых затворов. На базе первого поколения 2-нанометрового техпроцесса (SF2) компания успешно запустила в серию мобильную платформу Exynos 2600, которая стала сердцем смартфонов семейства Galaxy S26 в начале 2026 года.
В течение 2026 года Samsung Foundry планирует развернуть массовое производство на оптимизированном узле SF2P (второе поколение 2 нм), нацеленном на высокопроизводительные вычисления и премиальные мобильные чипы. Узел SF2P демонстрирует стабильный коммерческий выход годных кристаллов на уровне 70%. Это позволило Samsung заключить стратегическое соглашение с Tesla на производство процессоров автономного вождения AI6, а также войти в финальную стадию переговоров с AMD и Qualcomm о резервировании квот под выпуск их будущих решений из-за дефицита линий на заводах TSMC.
Внедрение технологии обратной подачи питания (BSPDN) состоится у Samsung в 2027 году на специализированном узле SF2Z. Узел SF2Z нацелен на рынок ИИ-ускорителей и будет поставляться клиентам в рамках комплексной платформы Samsung AI Solutions. Платформа объединит в рамках единого технологического цикла (turnkey strategy) производство логических кристаллов SF2Z, высокоскоростной памяти HBM, оптических интерфейсов Co-Packaged Optics (CPO) и передовую 3D-упаковку чипов на подложках. Дальнейшие планы Samsung предусматривают выпуск узла 1.4 нм (SF1.4) в 2029 году.

Источники

Написано с помощью ИИ-Источник
 

Пользовательское Соглашение  |  Связь с администрацией

SysAdmin.Guru · Telegram-канал
Loading...
Error